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    本發明提供了使用後閘極技術製造的場控電晶體結構。根據本發明的實施方式，提供了一種場控電晶體結構。該場控電晶體結構包括半導體基板、金屬閘極、多晶矽(多晶矽)層、以及第一金屬部分和第二金屬部分。多晶矽層具有第一側面、第二側面、第三側面和第四側面，並設置在第一側面上的半導體基板和第二側面上的金屬閘極之間。多晶矽層還設置在第三側面和第四側面上的第一金屬部分和第二金屬部分之間。根據本發明的一些實施方式，場控電晶體結構還可包括設置在多晶矽層和半導體基板之間的薄金屬層。薄金屬層可與第一金屬部分和第二金屬部分中的每一個電耦接。
    公开号:TW201301518A
    申请号:TW101122980
    申请日:2012-06-27
    公开日:2013-01-01
    发明作者:chao-yang Lu；Guan-Jye Shiau；Akira Ito
    申请人:Broadcom Corp；
    IPC主号:H01L29-00
    专利说明:
    場控電晶體結構及其製造方法
    本發明涉及一種根據各種鑄造生產技術(foundry production technique)以及新穎的用於製造場控電晶體閘極結構(field transistor gate structure)的技術來製造的場控電晶體閘極結構。
    由於製造半導體元件所需的設備的過高的成本，所以許多半導體公司將它們的半導體元件的實際製造外包(outsource)給專門的半導體鑄造廠。雖然鑄造廠可能擁有許多客戶，每個客戶需要很多種不同的半導體元件，但是將典型地需要其每個客戶提交由來自標準庫的元件組成的設計，以便促進為其所有客戶製造元件的公共技術的使用。
    對於一些客戶，來自標準庫的元件不足以滿足其所有需求。例如，客戶可能希望使用非標準庫的部分的元件。然而，鑄造廠通常不願意或不能在個別客戶的基礎上改變其技術步驟。因此，存在對按照現有鑄造技術製造新元件的需求。
    根據本發明的實施方式，提供了一種場控電晶體結構(field transistor structure)。場控電晶體結構包括半導體基板、金屬閘極、多晶矽(polycrystalline silicon)(多晶矽(polysilicon))層、以及第一金屬部分和第二金屬部分。多晶矽層具有第一側面、第二側面、第三側面和第四側面，並設置在第一側面上的半導體基板和第二側面上的金屬閘極之間。多晶矽層還設置在第三側面和第四側面上的第一金屬部分和第二金屬部分之間。根據本發明的一些實施方式，場控電晶體結構還可包括設置在多晶矽層和半導體基板之間的薄金屬層(或多個不同金屬層的組合)。薄金屬層可與第一金屬部分和第二金屬部分中的每一個電耦接(耦合，couple)。還可在金屬閘極和多晶矽層之間設置層間電介質(inter-layer dielectric)(ILD)。
    根據本發明的實施方式，提供了一種一次可程式設計裝置。該一次可程式設計裝置可包括半導體基板和多個形成於半導體基板上的可程式設計元件。每個可程式設計元件可包括金屬閘極、第一金屬部分和第二金屬部分、以及多晶矽層。多晶矽層具有第一側面、第二側面、第三側面和第四側面，並設置在第一側面上的半導體基板和第二側面上的金屬閘極之間。另外，多晶矽層設置在第三側面和第四側面上的第一金屬部分和第二金屬部分之間。可在多晶矽層和半導體基板之間設置薄金屬層或多個不同金屬層的組合。另外，薄金屬層可與第一金屬部分和第二金屬部分電耦接。可程式設計元件還可包括設置在金屬閘極和多晶矽層之間的ILD。
    根據本發明的實施方式，提供了一種製造場控電晶體結構的方法。該方法包括在矽基板上沉積第一介電層。在第一介電層的頂部上沉積薄金屬層(或多個不同金屬層的組合)，並在薄金屬層的頂部上沉積多晶矽層。然後，從多晶矽層去除第一部分和第二部分，並用第一金屬部分和第二金屬部分回填。在場控電晶體結構的頂部上沉積金屬閘極。該方法還可包括，根據本發明的實施方式，在多晶矽層和金屬閘極之間沉積第二介電層。根據一些實施方式，基板可組成矽或在頂部上具有淺溝槽隔離(STI)層的矽。
    本發明提供了一種場控電晶體結構，包括：半導體基板；金屬閘極；第一金屬部分和第二金屬部分；以及具有第一側面、第二側面、第三側面和第四側面的多晶矽層，其中所述多晶矽層設置在所述第一側面上的所述半導體基板和所述第二側面上的所述金屬閘極之間；並且其中所述多晶矽層設置在所述第三側面和第四側面上的所述第一金屬部分和第二金屬部分之間。
    根據本發明的場控電晶體結構，進一步包括設置在所述多晶矽層和所述半導體基板之間的薄金屬層，其中所述薄金屬層將所述第一金屬部分和第二金屬部分彼此電耦接。
    根據本發明的場控電晶體結構，其中所述薄金屬層被構造為，回應於在所述第一金屬部分和第二金屬部分之間施加的高電流而增加其電阻。
    根據本發明的場控電晶體結構，進一步包括設置在所述金屬閘極和所述多晶矽層之間的層間電介質(ILD)。
    根據本發明的場控電晶體結構，其中所述第一金屬部分和第二金屬部分之間的所述多晶矽層的電導率隨著施加至所述金屬閘極的電壓而變化。
    根據本發明的場控電晶體結構，其中所述第一金屬部分和第二金屬部分之間的所述多晶矽層的電導率隨著在所述第一金屬部分和第二金屬部分之間施加的信號的頻率而變化。
    根據本發明的場控電晶體結構，其中所述多晶矽層包括Ti、TiN、TaN、Al、Ta、Mo或W。
    根據本發明的場控電晶體結構，其中所述多晶矽層是輕摻雜的。
    根據本發明的場控電晶體結構，其中所述多晶矽層是本征半導體。
    根據本發明的場控電晶體結構，進一步包括設置於所述金屬層和所述半導體基板之間的介電層。
    根據本發明的場控電晶體結構，其中所述介電層是高k材料、氧化物、氮化物、或氧氮化物、或它們的組合。
    根據本發明的場控電晶體結構，進一步包括設置於所述介電層和所述半導體基板之間的淺溝槽隔離(STI)層。
    根據本發明的場控電晶體結構，其中當對所述金屬閘極施加閘極電壓時，在多晶矽層中形成導電通道，從而形成具有第一金屬部分和第二金屬部分的場效應電晶體，所述第一金屬部分和第二金屬部分分別用作所述場效應電晶體的源極和汲極。
    根據本發明的場控電晶體結構，其中所述薄金屬層隨著對所述第一金屬部分和第二金屬部分施加高電流而改變阻抗，從而形成一次可程式設計(OTP)記憶體。
    本發明還提供了一種製造場控電晶體結構的方法，包括：在矽基板上沉積第一介電層；在所述矽基板的頂部上沉積薄金屬層；在所述薄金屬層的頂部上沉積多晶矽層；從所述多晶矽層去除第一部分和第二部分，並且用第一金屬部分和第二金屬部分回填所去除的部分；以及在所述場控電晶體結構的頂部上沉積金屬閘極。
    根據本發明的製造場控電晶體結構的方法，進一步包括在所述多晶矽層和所述金屬閘極之間沉積第二介電層。
    根據本發明的製造場控電晶體結構的方法，進一步包括形成通過所述第二介電層對於所述第一金屬部分和第二金屬部分的第一觸點和第二觸點。
    根據本發明的製造場控電晶體結構的方法，進一步包括通過沉積、光刻、蝕刻和化學機械拋光(CMP)的組合在所述矽基板上限定隔離層部分。
    根據本發明的製造場控電晶體結構的方法，其中所述矽基板在其頂部上具有一個或多個氧化物或淺溝槽隔離(STI)層。
    根據本發明的製造場控電晶體結構的方法，其中所述金屬層、第一金屬部分、第二金屬部分和金屬閘極中的一個或多個由Ti、TiN、TaN、Al、Ta、Mo或W製成。
    根據本發明的製造場控電晶體結構的方法，其中所述介電層包括高k材料、氧化物、氮化物、氧氮化物、或它們的任意組合。
    根據本發明的製造場控電晶體結構的方法，其中所述多晶矽層是不摻雜的。
    根據本發明的製造場控電晶體結構的方法，其中所述多晶矽層是輕摻雜的。
    根據本發明的製造場控電晶體結構的方法，其中所述沉積步驟包括PVD、CVD或ALD技術。
    下面參考附圖詳細地描述本發明的其他特徵和優點、以及本發明的各個實施方式的結構和操作。應當注意，本發明不限於這裡描述的特定實施方式。這裡僅為了說明性的目的而給出這種實施方式。基於這裡包含的教導，其他實施方式對於相關領域的技術人員來說將是顯而易見的。
    參考附圖描述本發明的實施方式。在圖中，相似的參考數位表示相同或功能上相似的元件。另外，參考數位最左邊的一個或多個數位表示該參考數位首次出現的圖。
    現在將參考附圖描述本發明。在圖中，相似的參考數字通常表示相同的、功能上相似的、和/或結構上相似的元件。元件在其中首次出現的附圖用參考數字中最左側的一個或多個數字表示。
    以下詳細描述參照附圖以示出與本發明一致的示例性實施方式。在詳細描述中對“一個示例性實施方式”、“示例性實施方式”、“典型的示例性實施方式”等的參考表明，所描述的示例性實施方式可能包括特定特徵、結構或特性，但是，每個示例性實施方式可能並非必需包括該特定特徵、結構或特性。此外，這種短語並非必需涉及相同的示例性實施方式。此外，當結合示例性實施方式描述特定特徵、結構或特性時，與其他不管是否明確描述的示例性實施方式結合實現這種特徵、結構或特性在相關領域的技術人員的知識之內。
    這裡描述的示例性實施方式出於說明性目的，而不是限制性而提供。其他示例性實施方式是可能的，並且，可在本發明的精神和範圍內對該示例性實施方式進行修改。因此，該詳細描述並不意味著限制本發明。相反，僅根據所附申請專利範圍及其等價物來定義本發明的範圍。
    示例性實施方式的以下詳細描述將這樣充分揭示本發明的一般性質，使得其他人通過應用相關領域中的技術人員的知識，在不背離本發明的精神和範圍的情況下，可容易地修改這種示例性實施方式和/或使這種示例性實施方式適應各種應用，不用進行過度實驗。因此，這種適應和修改旨在基於這裡提供的教導和指導，在示例性實施方式的含義和多個等價物之內。應當理解，這裡的用語或術語是為了描述目的而不是為了限制，使得相關領域的技術人員將根據這裡的教導來解釋本說明書的術語或用語。 概述
    除了其製造方法以外，這裡描述了一種柔性場控電晶體結構。柔性電晶體結構可從單晶體管結構提供多個電路功能，包括：低性能場效應電晶體(FET)、保險絲(fuse)或一次可程式設計記憶體、以及具有頻率相關電阻或電導率的高電阻電阻器。此外，通過改變在傳統鑄造技術中可用的閘極區域加工，例如對閘極形成使用高K電介質(high-K dielectric)的28 nm技術，來實現用於製造多功能電晶體結構的技術。 場控電晶體製造技術描述
    圖1a至圖1d示出了用於產生根據本發明實施方式的場控電晶體閘極結構的技術流程。
    圖1a示出了根據本發明的實施方式的場控電晶體結構100。在矽基板102上構造電晶體結構100。根據本發明的實施方式，矽基板可包括矽層104a和沉積於其頂部上的淺溝槽隔離(STI)層104b。可替換地，矽基板102可包括沒有STI層104b的矽層104a。在矽基板102上設置介電層106。根據一些實施方式，介電層106可包括高k電介質，以便增加閘極電容(柵電容，gate capacitance)，並由此改善位於與場控電晶體結構100相同的晶片上的規則電晶體(常規電晶體，regular transistor)的性能。根據一些實施方式，介電層包括高k介電材料(hi-k dielectric material)、氧化物、氮化物、氧氮化物(oxinitride)、或任何其他適合的介電材料。另外，介電層可包括幾種彼此組合的適合的介電材料。
    在介電層106的頂部上沉積薄金屬層108。可調節薄金屬層108的厚度，以實現所需電阻率；當希望更低的電阻率時，可增加薄金屬層108的厚度，反過來對於更高的電阻率也是一樣。根據本發明的實施方式，薄金屬層108可包括鈦、氮化鈦、鉭、氮化鉭、鋁、鎢、或任何其他適合的金屬或金屬合金。另外，薄金屬層可包括適合金屬或金屬合金的任意組合。可通過物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、或任何其他適合的沉積方法，來沉積薄金屬層。按照眾所周知的技術，在金屬層108的頂部上沉積多晶矽層110。優選地，多晶矽層是完全不摻雜的或非常輕摻雜的(即以1013原子/cm3的數量級)。還沉積隔離層(spacer)112，並可通過沉積、光刻、蝕刻和化學機械平面化(化學機械拋光，chemical-mechanical planarization)的組合來限定隔離層112。隔離層112用來將電晶體結構100與周圍結構電絕緣。為此目的，隔離層112優選地由介電材料製成。
    圖1b示出了已經蝕刻掉多晶矽層(poly layer)110的一部分以形成凹槽(凹進部分，recess)114a和114b之後的場控電晶體結構100。雖然圖1b示出了延伸至金屬層108的頂部的凹槽114a和114b，但是，根據本發明的一些實施方式，也可蝕刻掉金屬層108的相應部分，導致凹槽114a和114b延伸至介電層106的頂部。
    如圖1c所示，然後可用金屬回填凹槽114a和114b，以形成金屬部分116a和116b。可用PVD、CVD、ALD或任何其他適合的沉積方法來回填凹槽114a和114b。根據本發明的實施方式，金屬部分116a和116b可包括鈦、氮化鈦、鉭、氮化鉭、鋁、鎢、或任何其他適合的金屬或金屬合金。另外，金屬部分116a和116b也可包括適合金屬或金屬合金的任意組合。可以需要化學機械拋光(CMP)來使表面變平並在溝槽中留下金屬。可在多晶矽層110、隔離層112以及金屬部分116a和116b的頂部上形成層間電介質(ILD)層。根據一些實施方式，ILD是70-80納米厚的數量級，然而，根據特定技術和應用，可以使用其他厚度。
    圖1d示出了根據本發明的實施方式的完整的場控電晶體結構100。如可看到的，該完整的場控電晶體結構100包括通過(穿過，through)ILD 118形成的觸點(接觸部，contact)120a和120b。每個觸點120a和120b與金屬部分116a和116b相對應，並與其電耦接。該完整的場控電晶體結構100還包括形成於ILD層118的頂部上的金屬閘極部分122。多晶矽層110包括第一側面、第二側面、第三側面和第四側面，其中：在第一側面上的半導體基板和所述第二側面上的金屬閘極之間沉積多晶矽層；並且其中，在第三側面和第四側面上的第一金屬部分和第二金屬部分116a和116b之間沉積多晶矽層110。更特別地：多晶矽層110的底面(或第一側面)與金屬層108的頂面直接接觸；多晶矽層110的頂面(或第二側面)與ILD層110的底面直接接觸；多晶矽層110的第一側表面(第三側面)與第一金屬部分116a直接接觸；並且，多晶矽層110的第二側表面(第四側面)與第二金屬部分116b直接接觸。
    圖2是示出了用於製造根據本發明的實施方式的場控電晶體結構100的技術200的流程圖。將參考圖1a至圖1d和圖2描述此技術。如圖2所示，在步驟202，在矽基板102上沉積介電層106。根據本發明的實施方式，矽基板102可包括矽層104a或矽層104a和STI層104b。
    在步驟204，在介電層106的頂部上沉積金屬層108。根據本發明的實施方式，可通過使用PVD、CVD、ALD、或任何其他適合的用於金屬沉積的技術，來沉積金屬層108。金屬層108還可包括任何適合的金屬，如鈦、氮化鈦、鉭、氮化鉭、鋁、鎢、或任何其他適合的金屬或金屬合金。金屬層108也可包括適合金屬或合金的組合。
    在步驟206，在金屬層108的頂部上沉積多晶矽層110。多晶矽層110優選是不摻雜的或非常輕摻雜的(即以1013原子/cm3的數量級)。在步驟208，可用光刻和蝕刻使電晶體結構100圖案化。在步驟210，可通過沉積、光刻、蝕刻和CMP(化學機械拋光)的組合來限定隔離層112，然後，在步驟212，可去除多晶矽層110的一部分，以形成凹槽114a和114b。另外，根據本發明的實施方式，也可去除與被去除的多晶矽層110的部分相對應的金屬層108的一部分。
    在步驟214，可用金屬回填凹槽114a和114b，以形成第一金屬部分和第二金屬部分116a和116b。然後，在步驟216，可沉積ILD 118，並且通過ILD形成觸點120a和120b，並使其分別與第一金屬部分和第二金屬部分116a和116b電耦接。在步驟218，可在ILD 118上沉積金屬閘極122並使其圖案化，以完成場控電晶體結構的形成。
    圖3示出了根據本發明的實施方式的場控電晶體結構的電路模型300。因為其是非歐姆的，所以可用肖特基二極體D1和D2類比金屬部分和多晶矽層之間的介面。用電阻器R5模擬多晶矽層的電阻。R5的值是金屬閘極電壓和源極與汲極之間的信號的頻率的函數。使用電容器C1和C2來類比金屬部分和基板之間的寄生電容。使用電容器C3來類比金屬層和基板之間的寄生電容。電阻器R1和R2模擬觸點和MG層之間的電阻。R3和R4類比金屬部分和金屬層之間的電阻。R6類比薄金屬層的電阻。根據本發明的實施方式，R6由於薄金屬層較薄而是較大的。然而，根據一些實施方式，R5可比R6大2或3個數量級那樣多。
    圖4示出了使用根據本發明的實施方式的場控電晶體結構100的方法400。如圖4所示，對金屬閘極部分122施加電壓。接下來，在步驟404，在第一金屬部分和第二金屬部分116a和116b之間施加信號。在步驟406，可改變施加至金屬閘極122的電壓電平(電壓水準，voltage level)，以改變多晶矽層110的電阻。最後，在步驟406，可改變在第一金屬部分和第二金屬部分116a和116b之間施加的信號的頻率，以改變多晶矽層110的電阻。
    通常，本發明的不摻雜或輕摻雜的多晶矽層110表現出非常高的電阻。然而，施加至金屬閘極122的電壓通過反相和積蓄使多晶矽層110中的電荷感應來產生用於傳導的通道。這調節了多晶矽層110的電阻，使得當對閘極施加電壓時，可將該結構用作場效應電晶體(FET)，下面將進一步描述。當施加至金屬閘極112的電壓增加時，多晶矽中的感應電荷增加且多晶矽層110的電阻減小；多晶矽層的電阻和施加至閘極金屬122的電壓具有反比關係。此外，在閘極上保持恒定電壓將保持恒定電阻。薄金屬層108具有非常高的電阻，因為其非常薄，因此一旦產生通道便不會阻止電晶體特徵，即使薄金屬層108在源極和汲極之間提供平行電路(electrical path)。
    在圖5中示出了多晶矽層的電阻和所施加的閘極電壓之間的關係。如可在圖5中看到的，當對閘極不施加電壓時，電阻在較高的值502開始。然而，當所施加的電壓增加時，電阻減小。例如，根據一些應用，當閘極電壓降至低於3V時，電阻值可改變幾個百分點。
    根據本發明的實施方式的場控電晶體結構100的另一個突出特徵是，多晶矽的電阻也隨著在源極116a和汲極116b之間施加的電壓信號的頻率而改變。當在源極116a和汲極116b之間施加相對低頻率的電壓信號時，不摻雜或輕摻雜的多晶矽層110表現出高電阻，並且，當在源極116a和汲極116b之間施加更高頻率的電壓信號時，不摻雜或輕摻雜的多晶矽層110表現出更低的電阻。保持恒定的頻率信號將保持相對恒定的電阻率，所有其他因素保持相同。此外，通過調節閘極電壓，可克服或補償多晶矽的電阻隨著頻率的變化。例如，如果對源極/汲極116的輸入信號的頻率從高到低變化，那麼可通過增加金屬閘極122上的電壓來保持多晶矽110的電導率，假設存在這樣做的淨空高度(headroom)。類似地，如果對源極/汲極116的輸入信號的頻率從低到高變化，那麼可通過減小金屬閘極122上的電壓來保持多晶矽110的電導率，假設存在這樣做的淨空高度。
    在圖6中用圖形示出了多晶矽層110的電阻和在源極116a與汲極116b之間施加的電壓信號的頻率之間的關係。如可在圖6中看到的，當所施加的電壓信號的頻率較低時(例如直流電壓)，多晶矽層110表現出高電阻602。然而，當頻率增加時，電阻減小。例如，根據一些實施方式，與更低的頻率相比，當頻率增加至RF光譜(spectrum)時，電阻可改變幾個百分點。 場控電晶體結構功能使用
    如上所述，完整的場控電晶體結構100可用作場效應電晶體(FET)。在此操作中，金屬部分116a和116b可分別用作源極和汲極，並通過金屬觸點120a和120b連接。金屬閘極部分122可用作電晶體閘極，使得施加至閘極122的電壓在多晶矽層中產生通道用於電流流動。電晶體結構100由於不摻雜/輕摻雜的多晶矽層110的特性而能夠用作FET。所形成的通道沒有將和薄閘極電介質一樣低的電阻，但是其對不需要高FET性能的電路應用是起作用的。此外，如上所述，薄金屬層108在源極和汲極116之間提供平行的電流路徑。與薄金屬電阻相比，由於所施加的閘極電壓而引起的電阻變化會非常大，因此，一旦施加閘極電壓並形成通道，不會使FET性能降低。
    根據本發明的實施方式，可將電晶體結構100用作一次可程式設計(OTP)裝置的一個元件。圖7示出了根據本發明的實施方式的OTP裝置700。如圖7的功能框圖所示，裝置700可包括許多可程式設計元件702r1c1至702rxcy，所述可程式設計元件例如為記憶體元件。每個裝置元件包括如圖1d所示的電晶體結構100。
    可通過在金屬部分116a和116b上連接大電壓來對各個元件702程式設計，以迫使大電流通過金屬層108。如上所提到的，金屬層108在金屬部分116a和116b之間提供電連接，其具有高電阻。因此，對薄金屬層108施加高電流會導致薄金屬層108表現得像是保險絲並由於加熱而燒斷。就是說，根據一些實施方式，在施加高電流時，薄金屬層108完全切斷在金屬部分116a和116b之間產生的電連接。根據其他實施方式，保持由薄金屬層產生的116a和116b之間的電連接，但是，薄金屬層的電阻回應于高電流的施加而大幅度增加。因此，在高電流以後，從裝置的源極至汲極116的阻抗將明顯變化，使得其可用作保險絲或OTP記憶體。當用作OTP記憶體時，薄金屬層用作在將儲存二進位0的地方可能燒斷並在將儲存二進位1的地方保持不變的保險絲。本領域技術人員將理解，可以使二進位0/二進位1的表示反過來(即，燒斷的保險絲可代表二進位1，而原樣選擇代表二進位0)。隨後，通過測量源極汲極觸點上的阻抗，可讀取記憶體。
    根據本發明的實施方式，可將電晶體結構100用作高電阻電阻器，更特別地，用作頻率相關電阻器。多晶矽層110是低摻雜的，並且，當對金屬閘極122不施加閘極電壓時，具有固有的高電阻。因此，源極/汲極觸點120a，120b可用作IC裝置中的高電阻電阻器。此外，電阻器由於這裡描述的多晶矽/金屬介面的特性而是頻率相關的，因此，通過調節施加至源極/汲極觸點120a，120b的輸入信號的頻率，可簡單地產生頻率相關電阻器。 結論
    應當理解，詳細描述部分而不是摘要部分旨在用來解釋申請專利範圍。摘要部分可以闡述本發明的一個或多個，但是不是所有的示例性實施方式，因此，並非旨在以任何方式限制本發明和所附申請專利範圍。
    借助於示出特定功能的實現及其關係的功能結構單元，已經在上面描述了本發明。為了方便描述，這裡已經獨立地定義了這些功能結構單元的邊界。可定義可替換的邊界，只要適合地執行特定功能及其關係即可。
    對於相關領域的技術人員來說將顯而易見的是，在不背離本發明的精神和範圍的條件下，可在其中對形式和細節進行各種變化。因此，本發明不應由任何上述示例性實施方式限制，而是僅應根據所附申請專利範圍及其等價物來限定。
    100‧‧‧電晶體結構
    102‧‧‧矽基板
    104a‧‧‧矽層
    104b‧‧‧淺溝槽隔離層
    106‧‧‧介電層
    108‧‧‧薄金屬層
    110‧‧‧多晶矽層
    112‧‧‧隔離層
    114a‧‧‧凹槽
    114b‧‧‧凹槽
    116a‧‧‧金屬部分
    116b‧‧‧金屬部分
    118‧‧‧ILD層
    120a‧‧‧觸點
    120b‧‧‧觸點
    122‧‧‧金屬閘極部分
    300‧‧‧電路模型
    700‧‧‧OTP裝置
    702r1c1~702rxcy‧‧‧可程式設計元件
    圖1a示出了根據本發明的實施方式的部分完成的場控電晶體結構。
    圖1b示出了根據本發明的實施方式的部分完成的場控電晶體結構。
    圖1c示出了根據本發明的實施方式的部分完成的場控電晶體結構。
    圖1d示出了根據本發明的實施方式的場控電晶體結構。
    圖2是示出了用於製造根據本發明的實施方式的場控電晶體結構的技術的流程圖。
    圖3是用來類比根據本發明實施方式的場控電晶體結構的傳統電路元件的圖示。
    圖4是示出了使用根據本發明實施方式的場控電晶體結構的方法的流程圖。
    圖5是示出了作為施加至根據本發明實施方式的閘極金屬的電壓的函數的多晶矽電阻的圖。
    圖6是示出了作為在根據本發明實施方式的電晶體結構的源極和汲極之間施加的信號的頻率的函數的多晶矽電阻的圖。
    圖7是根據本發明的實施方式的一次可程式設計記憶體(one-time programmable memory)的功能框圖。
    100‧‧‧電晶體結構
    102‧‧‧矽基板
    104a‧‧‧矽層
    104b‧‧‧淺溝槽隔離層
    106‧‧‧介電層
    108‧‧‧薄金屬層
    110‧‧‧多晶矽層
    112‧‧‧隔離層
    116a‧‧‧金屬部分
    116b‧‧‧金屬部分
    118‧‧‧ILD層
    120a‧‧‧觸點
    120b‧‧‧觸點
    122‧‧‧金屬閘極部分
    权利要求:
    Claims (10)
    [1] 一種場控電晶體結構，包括：半導體基板；金屬閘極；第一金屬部分和第二金屬部分；以及具有第一側面、第二側面、第三側面和第四側面的多晶矽層，其中，所述多晶矽層設置在所述第一側面上的所述半導體基板和所述第二側面上的所述金屬閘極之間；並且其中，所述多晶矽層設置在所述第三側面和第四側面上的所述第一金屬部分和第二金屬部分之間。
    [2] 如申請專利範圍第1項所述之場控電晶體結構，進一步包括設置在所述多晶矽層和所述半導體基板之間的薄金屬層，其中所述薄金屬層將所述第一金屬部分和第二金屬部分彼此電耦接。
    [3] 如申請專利範圍第1項所述之場控電晶體結構，進一步包括設置在所述金屬閘極和所述多晶矽層之間的層間電介質(ILD)。
    [4] 如申請專利範圍第1項所述之場控電晶體結構，其中所述第一金屬部分和第二金屬部分之間的所述多晶矽層的電導率隨著施加至所述金屬閘極的電壓、或者隨著在所述第一金屬部分和第二金屬部分之間施加的信號的頻率而變化。
    [5] 如申請專利範圍第1項所述之場控電晶體結構，其中所述多晶矽層是輕摻雜的，或者所述多晶矽層是本征半導體。
    [6] 如申請專利範圍第2項所述之場控電晶體結構，進一步包括設置於所述金屬層和所述半導體基板之間的介電層。
    [7] 一種製造場控電晶體結構的方法，包括：在矽基板上沉積第一介電層；在所述矽基板的頂部上沉積薄金屬層；在所述薄金屬層的頂部上沉積多晶矽層；從所述多晶矽層去除第一部分和第二部分，並且用第一金屬部分和第二金屬部分回填所去除的部分；以及在所述場控電晶體結構的頂部上沉積金屬閘極。
    [8] 如申請專利範圍第7項所述之方法，進一步包括在所述多晶矽層和所述金屬閘極之間沉積第二介電層。
    [9] 如申請專利範圍第7項所述之方法，其中所述矽基板在其頂部上具有一個或多個氧化物或淺溝槽隔離(STI)層。
    [10] 如申請專利範圍第7項所述之方法，其中所述多晶矽層是不摻雜的、或者是輕摻雜的。
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